|
|
|
مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری
چکیدهدر این مقاله، در مورد چالشهای مختلف کار در ناحیه زیرآستانه ای در مدارهای با فناوری CMOS 65 نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایشهای گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل 23% کاهش می یابد. همچنین زمان راه اندازی و زمان نگهداری نیز بهبود می یابد.
:: برچسب‌ها:
فناوری نانو ,
CMOS 65 ,
New Subthreshold Concepts in 65nm CMOS Technology ,
CMOS Technology ,
Subthreshold Concepts ,
مقاله برق ,
مقاله برق و الکترونیک ,
مقاله انگلیسی برق ,
مقاله انگلیسی برق با ترجمه فارسی ,
مقاله انگلیسی برق با ترجمه ,
مقاله انگلیسی برق و الکترونیک ,
:: بازدید از این مطلب : 86
|
امتیاز مطلب : 0
|
تعداد امتیازدهندگان : 0
|
مجموع امتیاز : 0
تاریخ انتشار : چهار شنبه 13 مرداد 1395 |
نظرات ()
|
|
|
|
|
عضو شوید
عضویت سریع
آمار مطالب
آمار بازدید
